SK하이닉스는 차세대 DDR5 메모리 표준 사양에 대해 자세히 설명했으며, 기존 DDR4 모듈보다 상당히 높은 수준입니다. DDR5는 DIMM당 최대 4800Mbps의 대역폭에 도달하는 것을 목표로 하고 있으며, 이는 DDR4의 3200Mbps에 비해 50% 더 높은 수치입니다. 이러한 대규모 상승은 메모리 구조의 다음과 같은 진보를 통해 달성됩니다.
32-Bank 구조: DDR5는 8개의 은행 그룹이 있는 32개의 은행 구조를 사용하며, 이는 DDR4의 16개 은행 설계의 두 배입니다. 이렇게 하면 메모리 액세스 가용성이 효과적으로 배가됩니다. 이를 보완하기 위해 DDR5는 동일한 뱅크 새로 고침 기능도 채택합니다. 이를 통해 DDR4와 달리 차세대 메모리는 다른 메모리 뱅크에 액세스하고 나머지는 작동하거나 새로 고칠 수 있습니다.
버스트 양: DDR4를 사용하면 버스트 속도가 한 번에 캐시에서 최대 16B까지 전송할 수 있도록 제한되었습니다. DDR5는 DIMM 하나로 최대 64B 캐시 라인을 가져올 수 있는 32B 모드도 지원하여 이 값을 16개로 늘립니다.
버스트 양의 의미를 이해하려면 메모리에 액세스하는 방법을 알아야 합니다. CPU 또는 캐시가 새 데이터를 요청하면 주소가 메모리 모듈 및 필요한 행으로 전송된 다음 열이 위치합니다(없으면 새 행이 로드됨). 모든 단계가 지나면 지연된다는 것을 명심하세요.
그런 다음 전체 열이 메모리 버스를 통해 전송되지만 대신 버스트로 전송됩니다. DDR4의 경우 각 버스트는 8(또는 16B)입니다. DDR5를 사용하면 최대 32(최대 64B)까지 증가합니다. 클럭당 두 번의 버스트가 발생하며 효과적인 데이터 속도로 발생합니다.
16n 프리페치: 프리페치 또한 증가된 버스트 양을 따라잡기 위해 프리페치 크기를 최대 16n까지 조정했습니다. DDR4와 마찬가지로 MUX를 통해 연결된 채널당 두 개의 메모리 뱅크 어레이가 있어 보다 효과적인 프리페치 속도를 얻을 수 있습니다.
마지막으로, DDR5는 채널의 고속 작동 중 반사 노이즈를 제거하는 DFE(Decision Feedback Equalization) 회로를 채택하여 핀당 속도를 상당히 높였습니다.
| FEATURE/OPTION | DDR4 | DDR5 | DDR5 장점 |
| Data rates | 1600-3200 MT/s | 3200-6400 MT/s | 성능 및 대역폭 증가 |
| VDD/VDDQ/VPP | 1.2/1.2/2.5 | 1.1/1.1/1.8 | 적은 전력 |
| Internal VREF | VREFDQ | VREFDQ, VREFCA, VREFCS | 전압 마진 개선, BOM 비용 절감 |
| Device densities | 2Gb-16Gb | 8Gb-64Gb | 더 큰 단일 기기 사용 |
| Prefetch | 8n | 16n | 내부 코어 클럭을 낮게 유지 |
| DQ receiver equalization | CTLE | DFE | DRAM 내부에서 수신 된 DQ 데이터 아이 의 개방 개선 |
| Duty cycle adjustment (DCA) | None | DQS and DQ | 전송 된 DQ / DQS 핀의 신호 향상 |
| Internal DQS delay monitoring |
None | DQS interval oscillator | 환경변화에 따른 내구성 향상 |
| On-die ECC | None | 128b+8b SEC, error check and scrub | 온친 RAS 강화 |
| CRC | Write | Read/Write | 읽은 데이터를 보호하여 시스템 RAS 강화 |
| Bank groups (BG)/banks | 4 BG x 4 banks (x4/x8) 2 BG x 4 banks (x16) |
8 BG x 2 banks (8Gb x4/x8) 4 BG x 2 banks (8Gb x16) 8 BG x 4 banks (16-64Gb x4/x8) 4 BG x 4 banks (16-64Gb x16) |
대역폭/성능 향상 |
| Command/address interface | ODT, CKE, ACT, RAS, CAS, WE, A<X:0> |
CA<13:0> | CA 핀 수가 크게 감소 |
| ODT | DQ, DQS, DM/DBI | DQ, DQS, DM, CA bus | 신호 무결성 개선, BOM 비용 절감 |
| Burst length | BL8 (and BL4) | BL16, BL32 (and BC8 OTF, BL32 OTF) | 1 DIMM 서브 채널로 64B 캐시 라인 페치를 허용 |
| MIR (“mirror” pin) | None | Yes | DIMM 신호 개선 |
| Bus inversion | Data bus inversion (DBI) | Command/address inversion (CAI) | 모듈의 V DDQ 노이즈 감소 |
| CA training, CS training | None | CA training, CS training | CA 및 CS 핀의 타이밍 마진 향상 |
| Write leveling training modes | Yes | Improved | 비교할 수없는 DQ-DQS 경로를 보상 |
| Read training patterns | Possible with the MPR | Dedicated MRs for serial (userdefined), clock and LFSR-generated training patterns | 읽기 타이밍 마진을 더욱 강화 |
| Mode registers | 7 x 17 bits | Up to 256 x 8 bits (LPDDR type read/write) | 확장 할 공간을 제공 |
| PRECHARGE commands | All bank and per bank | All bank, per bank, and same bank | PREsb는 각 BG에서 사전 충전 뱅크를 활성화 |
| REFRESH commands | All bank | All bank and same bank | REFsb를 통해 각 BG의 특정 뱅크를 새로 고칠 수 있음 |
| Loopback mode | None | Yes | DQ 및 DQS 신호 테스트 가능 |
DDR5는 또한 메모리 밀도를 16Gb에서 64Gb로 높이고 VDD와 VPP 모두 전력 소비를 줄입니다. 마지막으로 온칩 ECC도 추가되었으며 모드 레지스터도 크게 업그레이드되었습니다. 위의 표에서 전체 차니지 목록을 볼 수 있습니다.
DDR4와 GDDR5 및 GDDR6 메모리의 차이점: DDR4와 LPDDR4 비교: HBM2는 무엇입니까?
PS: 이 게시물에 포함된 변경 사항에는 JEDEC에서 발표한 사양이 포함되며, SK하이닉스가 제공한 데이터만 포함됩니다.
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